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ASIC設(shè)計(jì)工程師 30-50萬(wàn): 某智能芯片有限公司; 所屬部門(mén)：研發(fā) 匯報(bào)對(duì)象：研發(fā); 本科以上語(yǔ)言能力不限年齡要求:不限 5 年工作經(jīng)驗(yàn) 性別不限; 投遞簡(jiǎn)歷
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ASIC設(shè)計(jì)工程師 30-50萬(wàn): 某智能芯片有限公司; 所屬部門(mén)：研發(fā) 匯報(bào)對(duì)象：研發(fā); 本科以上語(yǔ)言能力不限年齡要求:不限 5 年工作經(jīng)驗(yàn) 性別不限; 投遞簡(jiǎn)歷
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職位描述: ASIC設(shè)計(jì)工程師 (n人)

1. 微架構(gòu)開(kāi)發(fā)并提供相關(guān)spec及其他相關(guān)文檔；

2. RTL相關(guān)編程并在滿(mǎn)足設(shè)計(jì)目標(biāo)的同時(shí)兼顧性能、功耗及面積優(yōu)化；

3. 運(yùn)用低功耗、DFT、DFD及其他數(shù)字設(shè)計(jì)技術(shù)；

4. 與驗(yàn)證團(tuán)隊(duì)一起改進(jìn)測(cè)試方案并調(diào)試未通過(guò)測(cè)試；

5. 修正lint、timing及其他問(wèn)題；

6. 可能需要編寫(xiě)嵌入式微型控制器相關(guān)的固件代碼；

7. 參與Silicon調(diào)試。

1. 電子工程或計(jì)算機(jī)工程碩士學(xué)位；

2. ；

3. 專(zhuān)業(yè)的Verilog RTL設(shè)計(jì)能力；

4. 熟悉AI算法，譬如CNN等;

5. 有大型ASIC項(xiàng)目相關(guān)經(jīng)驗(yàn)

6. 熟悉前端EDA工具及流程；

7. 有System Verilog，C/C++，perl，Tcl/tk以及python等語(yǔ)言編程能力者優(yōu)先；

8. 熟悉Linux環(huán)境；

9. 有中英雙語(yǔ)的良好溝通能力；

10. 優(yōu)秀的團(tuán)隊(duì)工作者以及擁有必要的責(zé)任感，強(qiáng)大的問(wèn)題解決能力；

11. 擁有至少下列一項(xiàng)的設(shè)計(jì)經(jīng)驗(yàn)：CPU、GPU、DSP、cache、ALU或memory controller。
企業(yè)介紹
工作地址: 上海

職位發(fā)布者